EDA VHDL设计可不可以两个输出端口接在一个引脚上，求大神解答啊
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不能为两个输出端口分配同一个引脚。但是，可以这样设计输出端口：将该输出端口声明为决断信号（例如std_logic类型），也就是多驱动源信号。采用时分复用方式对该端口赋值，当满足条件1时，对其赋某一个值；当满足条件2时，对其赋另一个值；两个条件都不满足时，对其赋值'Z'。
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