FPGA时钟问题

这里为什么直接把50MHZ的信号定义成30M的时钟输入信号?如果能这么用,还用分频器干嘛... 这里为什么直接把50MHZ的信号定义成30M的时钟输入信号?如果能这么用,还用分频器干嘛 展开
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一剑出血
高粉答主

2018-06-12 · 醉心答题,欢迎关注
知道大有可为答主
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看看inst3的配置到底是几分频,后面的1kHz时钟给谁使用。
要么是个30000分频器,实际输出个1.67kHz的时钟给不精确的其它电路用;
要么写作clk30M,实际已经改成50000分频了……
深圳市兴威帆电子技术有限公司
2023-08-24 广告
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