Question

Verilog仿真时总是边沿触发 , 怎样改为电平触发 因为我模拟按键的时候while( (!k0) ) ;总是直接过去了

//定义输入输出 input reset ; input en,clr; input k0,k1,k2,k3,k4,k5 ; output [16:0] code ; //定义类型 reg [15:0] code ; reg [3:0] temp ; always @( reset or clr or temp or en or k0 or k1 or k2 or k3 or k4 ) begin if( (!reset) || (!clr) ) begin code = 16'h0000; end else if(en && ( (!k0)||(!k1)||(!k2)||(!k3)||(!k4) )) begin while( (!k0)||(!k1)||(!k2)||(!k3)||(!k4) ) ;//这里直接跳过了,应该是仿真边沿触发的原因 if(code[3:0]!=temp[3:0]) begin code = code <<4 ; code[3:0] = temp[3:0] ; end while( (k0)&&(k1)&&(k2)&&(k3)&&(k4) ) ; end end always @( en or k0 or k1 or k2 or k3 or k4 or k5) begin if(en) begin if(!k5 && !k0) begin while(!k0) ; temp<=4'b0000 ; end else if(!k5 && !k1) begin while(!k1) ; temp<=4'b0001 ; end else if(!k5 && !k2) begin while(!k2) ; temp<=4'b0010 ; end else if(!k5 && !k3) begin while(!k3) ; temp<=4'b0011 ; end else if(!k5 && !k4) begin while(!k4) ; temp<=4'b0100 ; end else if(k5 && !k0) begin while(!k0) ; temp<=4'b0101 ; end else if(k5 && !k1) begin while(!k1) ; temp<=4'b0110 ; end else if(k5 && !k2) begin while(!k2) ; temp<=4'b0111 ; end else if(k5 && !k3) begin while(!k3) ; temp<=4'b1000 ; end else if(k5 && !k4) begin while(!k4) ; temp<=4'b1001 ; end end end

Answer 1

下降沿时刻不也就是低电平时刻，波形没有问题。按键是有抖动的，逻辑上需要设计多次检测才可以认为是低电平，

追问

但是Verilog这里的while,感觉不像单片机里的while一样 ,等到它变成高电平才放行啊,,,,,, 就是while(!k0) ,k0还是低电平的时候,就跳出while了, 这里不是应该高电平才能出循环吗

追答

程序太乱，懒得看，多个分支推荐用case语句，if语句套while（不可综合语句，用在仿真中）语句，有阻塞语句，有非阻塞语句，不知道综合后能成什么样。