Question

高分，英文翻译，急急急!!! 不要在线翻译，要人工翻译，谢谢！

The complete device is shown in Fig. 5. Most transistors on the chip are close to the minimum size permitted by the 3 um design rules, exceptions being the ECL output emitter follower devices, where greater currents are required. Only single-layer metallization is used, and in this particular design there was no need for crossunders. Input stage symmetry was maintained to ensure a low input offset voltage. Although only small numbers of devices have been evaluated so far, experience with previous devices on this process indicates that the target figure of ±2 mV will be met with acceptable yield. A reduction in the number of gain stages from four to three compared with the preceding designs has helped to reduce propagation delay. Variation of delay with overdrive is difficult to accurately predict, but clearly a low propagation delay enhances the possibility of a small degree of variation.

Using a ±2O mV sine wave input, the Q and Q！ responses were measured at a range of frequencies, again using the 8:5 voltage attenuator. Limiting action is strong at 200 MHz (Fig. 9) and is just visible at 400 MHz. The maximum useful frequency response of the circuit is 500 MHz, where the small signal gain is 30 dB. Little variation in operation is seen between small and large signal conditions (Fig. 10); the input stage has a wide saturation margin at the specified limits of ±2 V.

Comparison with a current production device (SP 9685) shows an improvement in 3 dB rolloff point to 130 MHz (cf. the 70 MHz typically achieved with the SP 9685). Gain at low frequencies is similar, but there is a gain improvement in the new design of 6 dB at 400 MHz. Propagation delay is 1.5 ns at 10 mV overdrive, compared with 2.2 ns for the earlier device, and the variation of propagation delay with overdrive is also reduced. Comparison with the comparators used in A/D converter arrays is difficult as the intention of the circuits is different. The comparator in [6] has a 3 dB point of 45 MHz; the corresponding part of the design described in this paper exceeds 400 MHz, but uses more power and has a slightly poorer power-delay product, the cost of the extreme speed. The power consumption of the chip is dominated by the requirement for ECL standard output signals and for the ultimate in speed, a nonlevel shifted configuration would be desirable.

Answer 1

翻译：完整的装置设计如图5所示。大多数的晶体管都依照3um的设计规则，都接近于最小值，其余的因为是ECL的射级输出器装置，需要较大的电流。只使用了单层的金属片，而这种特殊设计就不需要穿接了。维持输入级的均衡性是为了确保较低的输入补偿电压。虽然到目前为止只有少数的装置进行了评估，但是此前在这个阶段的实验表明±2 mV 的目标值是能符合可接受范围的。相比之前的设计，增益级数值从4到3的缩小可以帮助减少传播延迟。因超负荷运行而导致的各种延迟是难以准确预测的，但是较低的传播延迟很明显能够提高出现较小变异度的可能性。
使用一条±2O mV 的正弦波输入，再使用8:5 的电压衰减器，我们就能通过一系列的频率分析来对Q和Q！反应进行测量。振幅强度是200MHz（图9），在波长为400Mhz时可见。电路中的使用的最反应频率为500Mhz，小的信号增益为30dB。在操作中，大与小的信号输入几乎没有什么差异（图10）；输入级有较大的饱和上限，规格界限为±2 V.
与当前的生产装置（SP9685）进行的比较表明提升高低频率3dB的对应频率为130MHz（相比SP9685所取得的代表性的70MHz）。低频率时增益是差不多的，但是当频率在400MHz时增益会提高到6dB，当过载10mv时传播延迟是1.5ns，相比以前的装置是2.2ns，而且过载的各种传播延迟也降低了。与在A/D转换矩阵中的比较器进行比较是有困难的因为电路的设计意图是不同的。在[6]中的比较器当频率为45MHz时为3dB，本文中描述的设计的对应部分则超过了400MHz，但是需要更高的耗能以及轻微的较弱的电力延迟副作用，这是极速运行的代价。芯片的能量功耗取决于ECL的标准输出信号和终极速度的需求，一个无水平变化的结构还是令人满意的。

手工翻译的，对于这些专业知识不是很了解，你参考着看吧，希望对你有帮助！

Answer 2

完整的装置如图所示。 5、芯片上的大部分晶体管接近最小尺寸由3微米设计规则，例外是射极跟随输出的ECL器件，需要作出更大的电流允许的。只有单层金属的使用，并且在这个特殊的设计有没有crossunders需要。输入阶段对称性保养，以确保低输入失调电压。虽然只有少数的设备进行了评价，到目前为止，这一过程与以往设备的经验表明，在± 2 mV的目标数字将达到可接受的产量。一个增益级的数目由二点五十六，与先前的设计相比，减少有助于减少传输延迟。具有过载延迟变化是难以准确预测，但显然是一个低传输延迟增强了一种变异的.
　　
　　使用± 2O的mV的正弦波输入的Q度的可能性小并问！反应测量的频率范围，再次使用8:5电压衰减器。行动限制在200兆赫强（图9），只是在400兆赫可见。该电路的最大有用的频率响应为500兆赫，那里的小信号增益为30分贝。小的变化是出现在操作间小，大信号条件（图10），而输入级与一个在± 2。
　　
　　指定的范围比较广泛的饱和保证金目前的生产设备（警司9685）显示，在3 dB的衰减，提高到130兆赫点（参见70兆赫通常与SP 9685实现）。在低频率的增益是相似的，但有一个在6 dB的增益400 MHz的新的设计改进。传播延迟为1.5纳秒10 mV的过载，而2.2纳秒的早期设备，具有过载的传播延迟的变化也减少。比较在A / D转换器阵列所使用的比较是困难的，因为该电路的目的是不同的。文献[6]比较有45 MHz的3 dB的点在本文中描述的相应部分的设计超过400兆赫，但使用更多的权力，具有稍差电延时产品，速度为代价的极端。该芯片的功耗主要由电化学发光标准的要求，对输出信号的速度极限，一nonlevel转移配置将是可取的。