Question

问个FPGA时钟频率的问题。向热心的高手请教了！！

我想要一个1MHZ的时钟，只有通过将外部20MHZ时钟转化成1MHZ，我目前打算用软件（verilog）来实现,能实现吗？我新手。对设计有什么影响和还有什么注意的地方吗？望高手能明白我问这个问题的意思。不甚感激！！！

Answer 1

您可以用VERILOG描述一个计数器来分频实现的。不过会有一些JITTER。一般不推荐，但您的频率低，是可以这样的。
亦可以直接调用FPGA内部的PLL 或者DLL来实现的。这样时钟质量会更好一些。

Answer 2

外部时钟从FPGA的PLL时钟脚引入，然后接入通过逻辑编写20分频模块的输入端，将分频模块的输出端引出，就可以实现1MHz的时钟输出。

追问

这和外部晶振时钟通过普通管脚输入进行软件分频，不同吗？FPGA有PLL时钟引脚吗？我不太清楚，只看到过在原理图设计时别人用过PLL这个模块啥的。。希望高人指点！！

追答

哦，不好意思。是从普通的管脚引入，然后从时钟引脚输出。所谓的PLL引脚，需要看具体的FPGA型号而定。