Question

为什么VHDL语言实体定义了三个个输入端口，两个输出，生成的器件图怎么少了两个端口。一位的端口都没了。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux IS
PORT(clk,s:IN STD_LOGIC;
lab:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
l:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END mux;
ARCHITECTURE behav OF mux IS
BEGIN
PROCESS(s,clk)
BEGIN
IF s='1' THEN
IF clk'EVENT AND clk='1' THEN q<=lab;
ELSIF clk'EVENT AND clk='0' THEN q<=l;
END IF;
ELSE q<=lab;
END IF;
END PROCESS;
END;
新手···心理脆弱··请勿嘲笑

Answer 1

I是out类型的，无法给q赋值啊，你写错了吧，应该是q<=lab，或者你把l改为 inout类型或buffer类型;
最后那个END 改为END behav;
你再试试，我用quartus II9.1生成的模块是3个输入端口，两个输出端口。

追问

哦，对哦··

我用的ALTIUM DESIGNER
我再试试