Question

FPGA设计一个加减计数器

使用VHDL语言，由两个按键控制（带消抖动），一个加，一个减，加到某个值不加了，减到某个值不减了，带复位，求大神！

Answer 1

现在这种常用的功能块已经不用自己写vhdl了。在fpga的开发系统里有现成的计数器logicore，可以直接调用，而且是免费的。这种logicore也是可编程的，可以设置位数，可以预置，可以加减计数等等，自己去找下。

Answer 2

有现成IP核的，调出来就行了。