用quartus2软件Verilog HDL语言怎么实现三角波形的产生

 我来答
笃卿佼飞语
2020-05-03 · TA获得超过3745个赞
知道大有可为答主
回答量:3085
采纳率:33%
帮助的人:202万
展开全部
哈哈,简单
首先
用matlab
做一个周期的正弦函数,得到一个周期的在每个角度的sin数据,然后将这些数据存到一个mif文件中。
其次,在quartus
II中执行如下步骤,将mif文件转成rom存储文件,这个文件就相当于rom,然后再写个读rom程序把数据读出来,正弦函数就随之度除了
mif转rom步骤如下
quartus
:
1
tools/megawizard
pulg_in
manager
2
creat
a
new....
---->next
3
memory
compiler/
rom
1-port
--->
verilog
hdl---->输入文件名自己定----->next
4
根据要求选择
rom位数
地址数
---->next
5
q
output
port
根据左面图和自己要求可选可不选
---->next
6
选择ye
,....
,将mif文件
brows
进去
,---->next
7--finish
已赞过 已踩过<
你对这个回答的评价是?
评论 收起
意法半导体(中国)投资有限公司
2023-06-12 广告
单片机,即单片微控制器,也称为单片微型计算机,是将中央处理器(CPU)、存储器(ROM,RAM)、输入/输出接口和其他功能部件集成在一块 在一个小块的集成电路上,从而实现对整个电路或系统的数字式控制。单片机不是完成某一个逻辑功能的芯片,而是... 点击进入详情页
本回答由意法半导体(中国)投资有限公司提供
百度网友254b4cd
2009-06-30 · TA获得超过412个赞
知道小有建树答主
回答量:218
采纳率:0%
帮助的人:102万
展开全部
module trigle(
input wire clk,
input wire rst_n,
output wire [15:0] out)
parameter period=300, //设定三角波周期=2*period*Tclk
reg state;
always @(posedge clk)
begin
if(!rst_n) begin
out<=0;
state<=0;
end
else begin
case (state)
'b0: begin
out<=out+1;
if(out==period) begin
state<=1;
end
end
'b1: begin
out<=out-1;
if(out==0) begin
state<=0;
end
end
endcase
end
end
endmodule
已赞过 已踩过<
你对这个回答的评价是?
评论 收起
seagull5414
2009-06-22 · TA获得超过367个赞
知道小有建树答主
回答量:192
采纳率:0%
帮助的人:110万
展开全部
用DDS
基本思想就是ROM查表。或者用NCO都=也可以会比DDS难一些
已赞过 已踩过<
你对这个回答的评价是?
评论 收起
azioyzz
2009-06-23 · 超过16用户采纳过TA的回答
知道答主
回答量:43
采纳率:0%
帮助的人:47.2万
展开全部
用生成ROM
计算出数值 填进去
一个周期加一 加一
已赞过 已踩过<
你对这个回答的评价是?
评论 收起
百度网友608623a
2009-06-22 · TA获得超过107个赞
知道小有建树答主
回答量:145
采纳率:0%
帮助的人:139万
展开全部
加减计数器
本回答被网友采纳
已赞过 已踩过<
你对这个回答的评价是?
评论 收起
收起 1条折叠回答
收起 更多回答(3)
推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询

为你推荐:

下载百度知道APP,抢鲜体验
使用百度知道APP,立即抢鲜体验。你的手机镜头里或许有别人想知道的答案。
扫描二维码下载
×

类别

我们会通过消息、邮箱等方式尽快将举报结果通知您。

说明

0/200

提交
取消

辅 助

模 式