ue怎么设置verilog关键字 我来答 2个回答 #热议# 应届生在签三方时要注意什么? 风雷小草 2014-04-02 · TA获得超过1711个赞 知道小有建树答主 回答量:1174 采纳率:0% 帮助的人:675万 我也去答题访问个人页 关注 展开全部 昨天好像也是这个问题吧,已经回答过了,怎么现在答案不见了呢?好吧,再说一次,在网上下载一个verilog语法加亮文件,然后添加进去就可以。高级->配置->编辑器显示->语法加亮,然后点击“浏览”,定位到你的语法加亮文件,最后点击“确定”即可。 本回答由提问者推荐 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 doudou_anlan 2014-04-02 · TA获得超过236个赞 知道小有建树答主 回答量:97 采纳率:100% 帮助的人:64.5万 我也去答题访问个人页 关注 展开全部 要修改Wordfile。具体方法看链接:http://www.cnblogs.com/qiweiwang/archive/2011/01/18/1938483.html 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2017-11-04 如何用ultraedit高亮语法显示verilog语言 1 2015-03-24 如何用ultraedit高亮语法显示verilog 6 2016-08-01 如何使UltraEdit支持Verilog语法高亮缩进 2015-01-10 如何使UltraEdit支援Verilog语法显示 2010-07-23 如何在UEStudio中添加Verilog高亮 1 2015-03-09 怎样使UltraEdit支持Verilog,VHDL,ARM... 2011-08-15 我用emacs编辑verilog语言,怎么使语言更加规整,比... 更多类似问题 > 为你推荐: