Question

Modelsim 编译可通过，添加仿真文件时候出错

错误信息提示：

vsim -gui work.bist_test_vlg_tst
# vsim -gui work.bist_test_vlg_tst
# Loading work.bist_test_vlg_tst
# ** Error: (vsim-3033) E:/FPGA/Modelsim/bist_test.v(20): Instantiation of 'bist_test' failed. The design unit was not found.
#
# Region: /bist_test_vlg_tst
# Searched libraries:
# E:/FPGA/Modelsim/work
# Error loading design

编译可通过，添加testbenth时候不行，我用的是10.1 d版本，文件路径存放的业与提示的一致，请大侠帮忙啊！！！这是什么原因呢。谢谢了

• 你的回答被采纳后将获得：
• 系统奖励15（财富值+成长值）+难题奖励10（财富值+成长值）+提问者悬赏5（财富值+成长值）

Answer 1

你是用的Quartus？
你可以看一下你的设置，需要将bist_test_vlg_tst.vt文件和你的工程.vt关联起来。

追问

我用的是独立的Modelsim，自己编写的testbenth，没通过Quartus调用。现在这个问题没有了，但是就是关联不起来，.v和.vt都放在了同一个工程“work”下面了。现在我用手动方式输入激励，force用来产生，run用来运行。

追答

你可以截图让我看看你是的关联过程么？

给我看一下你Edit Test Bench Settings窗口内部的设置和你测试文件的内容，如下图两个部分。

追问

Edit Testbenth Setting在哪里找？我用的是10.1a，我使用的Modelsim与Quartus没有任何关联的。

追答

哦，我以为你是用Modelsim和Quartus的联合仿真，不好意思，那可否给我看一下你是如何在Modelsim下关联.v和.vt文件了呢？

追问

你有提醒到我了，我的两个文件都是.v，我先改一下文件格式。