Question

关于CPLD编程问题:使用VHDL语言编写程序，使外部过来的脉冲信号与芯片内部的信号同步，去掉竞争

关于CPLD编程问题:使用VHDL语言编写程序，使外部过来的脉冲信号与芯片内部的信号同步，去掉竞争现象

Answer 1

我做过FPGA的相关verilog编写；这种情况下一般是用寄存器打拍，例如：
always@(clk)
begin
reg1<= input;
reg0<=reg1;
end
input经过两次clk打拍后，reg0就是与clk同步的信号
这是我的理解，希望能帮到你，有错误也请指正