Question

怎样在VHDL中同时捕捉两路信号的上升沿？

比如时钟信号和insignal信号的clk'event and clk='1' 和insignal'event and insignal='1'怎么样放在一起？
arabotrip，谢谢你的回答，可能是我表述没清楚，当我遇到insignal时，计数器2清零（否则一直计数），计数器1一直计数，而不是来一次上升沿记一次。请问能办到吗？
计数器1和2是有关系的，遇到insignal上升沿，1才开始工作，1工作固定时间，1结束后，2开始工作。 arabotrip，谢了~~

Answer 1

VHDL不支持同时用两个上升沿采样的。如果想做到类似的效果可以这样做：
1 用时钟信号上升沿采样
2 对insigal信号进行1周期延迟，与原信号异或后制造一个时钟周期的脉冲
3 时钟信号采样该脉冲信号获得其上升沿

写法是
process(clk)
if(clk'event and clk='1')then
insignal_d<=insignal;
end if;
end process;

insignal_t<='1' WHEN insignal='1' AND insignal_d='0' ELSE '0' ;

process(clk)
if(clk'event and clk='1')then
if(insignal_t='1')then
--这里是你想要做的处理
end if;
end if;
end process;
-------------------------
你后面的问题似乎没什么问题啊 计数器1和计数器2是无关的话 分别用两个process处理就ok了,计数器1跟insignal无关的话就直接计数，计数器2的处理程序可以这么写

process(clk)
if(clk'event and clk='1')then
if(insignal_t='1')then
cnt2<=(OTHERS=>'0');
ELSE
cnt2<=cnt2+'1';
end if;
end if;
end process;

Answer 2

同意 arabotrip说法

Answer 3

采用双进程

Answer 4

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