用Quartus II对用Verilog HDL语言编写的源码进行仿真，功能仿真和时序仿真为什么会不一样？
初步学习FPGA，用VerilogHDL编写的很简单的4为计数器源码，功能仿真是正确的，可时序仿真的结果和功能仿真结果不一样，为什么呢？理论上两者的不同是不是只是有点延时...
初步学习FPGA，用Verilog HDL编写的很简单的4为计数器源码，功能仿真是正确的，可时序仿真的结果和功能仿真结果不一样，为什么呢？
理论上两者的不同是不是只是有点延时，可为什么我的结果完全不同呢？ 展开
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时序仿真加入了演示文件，功能仿真只是验证结果，没有加入延时文件。当然会有些不同 //////////////////////////////
你把仿真的结果截图上来看看
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