verilog 中wire的用法 wireSSEL_active=~SSELr[1]表达了什么意义?... wire SSEL_active = ~SSELr[1] 表达了什么意义? 展开 我来答 可选中1个或多个下面的关键词,搜索相关资料。也可直接点“搜索资料”搜索整个问题。 verilog wire 用法 搜索资料 2个回答 #热议# 为什么说不要把裤子提到肚脐眼? KING调皮 推荐于2018-04-11 · TA获得超过477个赞 知道小有建树答主 回答量:153 采纳率:0% 帮助的人:181万 我也去答题访问个人页 关注 展开全部 wire 表示连接线,即始终都是后边这个逻辑关系。即SSEL_active始终为SSELr[1]取反后的结果。 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 cooljoy307 2014-04-08 知道答主 回答量:5 采纳率:0% 帮助的人:5.6万 我也去答题访问个人页 关注 展开全部 将SSELr[1]取反赋值给SSEL_active 已赞过 已踩过< 你对这个回答的评价是? 评论 收起 推荐律师服务: 若未解决您的问题,请您详细描述您的问题,通过百度律临进行免费专业咨询 其他类似问题 2017-05-30 verilog中reg和wire类型的区别和用法 8 更多类似问题 > 为你推荐: