Question

Modelsim波形就是死活不变，怎么办啊

我的步骤如下：1先建工程，再建VHDL文件，程序如下：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity divclk1 is Port ( clk : in std_logic; divclk : out std_logic); end divclk1; architecture Behavioral of divclk1 is signal counter : std_logic_vector(4 downto 0):="00000"; signal tempdivclk: std_logic:='0'; begin process(clk) begin if clk'event and clk='1' then if(counter>="11000") then counter<="00000"; tempdivclk<=not tempdivclk; else counter<=counter+'1'; end if; end if; end process; divclk<=tempdivclk; end Behavioral; 完了是save，在compile All，提示成功。接下来是simulate。路径是work下的behavioral。最后调出波形窗然后输入命令：1、force clk0 0,1 10000-r 20000 2、run 3us波形就是没出现变化。大神帮忙啊！

Answer 1

从你的图上看，仿真的时钟和复位没有，建立testbench,看一些测试激励如何给，至少有时钟和复位激励，然后将你的设计例化到testbench中，仿真波形的时钟就有了，然后逻辑波形就OK了，
仿真不能这样，别太懒了，好好建立testbench,养成好习惯，等以后项目打了，输入输出多了，就知道好好仿真的好处了，

该给分了吧

追问

这是很简单仿真没必要用testbench 直接用指令就好 （testbench我写出来 ，试过了 ，是对的， 我就是想知道为什么用指令不对） 我已经给了时钟的设置了， 但是仿真上显示没有激励， 麻烦帮我看一下程序和指令哪里有问题，该怎么改

谢谢

追答

很简单，你把指令写错了
我把指令稍作修改，已经在我电脑上跑出来了，