Question

verilog和vhdl的区别

Answer 1

Verilog HDL从C编程语言中继承了多种操作符和结构，其语法规则与C语言非常相似，
尽管二者有着本质上的区别。考虑到绝大多数的数字设计工程师都应该熟悉C 语言，因此
Verilog语言的入门相比较VHDL语言更为简单。

学习，是指通过阅读、听讲、思考、研究、实践等途径获得知识和技能的过程。学习分为狭义与广义两种:

狭义:通过阅读、听讲、研究、观察、理解、探索、实验、实践等手段获得知识或技能的过程，是一种使个体可以得到持续变化(知识和技能，方法与过程，情感与价值的改善和升华)的行为方式。例如通过学校教育获得知识的过程。

广义:是人在生活过程中，通过获得经验而产生的行为或行为潜能的相对持久为方式。

社会上总会出现一种很奇怪的现象，一些人嘴上埋怨着老板对他不好，工资待遇太低什么的，却忽略了自己本身就是懒懒散散，毫无价值。

自古以来，人们就会说着“因果循环”，这话真不假，你种什么因，就会得到什么果。这就是不好好学习酿成的后果，那么学习有什么重要性呢？

物以类聚人以群分，什么样水平的人，就会处在什么样的环境中。更会渐渐明白自己是什么样的能力。了解自己的能力，交到同水平的朋友，自己个人能力越高，自然朋友质量也越高。

在大多数情况下，学习越好，自身修养也会随着其提升。同样都是有钱人，暴发户摆弄钱财只会让人觉得俗，而真正有知识的人，气质就会很不一样。

高端大气的公司以及产品是万万离不了知识的，只有在知识上不输给别人，才可以在别的地方不输别人。

孩子的教育要从小抓起，家长什么样孩子很大几率会变成什么样。只有将自己的水平提升，才会教育出更好的孩子。而不是一个目光短浅的人。

因为有文化的父母会给孩子带去更多的在成长方面的的帮助，而如果孩子有一个有文化的父母，通常会在未来的道路上，生活得更好，更顺畅。

学习是非常的重要，学习的好坏最终决定朋友的质量、自身修养和后代教育等方面，所以平时在学习中要努力。

Answer 2

一般认为verilog更灵活效率高（以较少的代码实现相同功能）拥有一些vhdl没有的系统函数比如$time、$random等vhdl语法严格某些错误在语法分析阶段就可以被发现抽象层次较verilog略高具有一些verilog没有的功能比如可以定义模块端口为多维数组类型、可以不指定状态机的具体编码方式两者不存在“优劣”之分和系统规模也没有关系我喜欢用vhdl但是现在用verilog的建议用后者可能几年后systemverilog会在设计、验证两方面取代它们