1个回答
展开全部
1 拉低nCONFIG
2 查询nSTATUS，直至其为低
3拉高nCONFIG
4 查询nSTATUS，直至其为高
5 开始按照从低比特至高比特的顺序，控制DCLK和DATA往FPGA送数据。每送一个比特都查询nSTATUS，发现一直为高，从来没有低过。
6 当我发送完成所有数据后，查询CONF_DONE，为低，FPGA时钟无正确的程序
2 查询nSTATUS，直至其为低
3拉高nCONFIG
4 查询nSTATUS，直至其为高
5 开始按照从低比特至高比特的顺序，控制DCLK和DATA往FPGA送数据。每送一个比特都查询nSTATUS，发现一直为高，从来没有低过。
6 当我发送完成所有数据后，查询CONF_DONE，为低，FPGA时钟无正确的程序
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
|
广告 您可能关注的内容 |
