Altera的FPGA中，只有从专用时钟管脚(Dedicated clock)进去的信号，才能接片内锁相环(PLL)吗？
展开全部
是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了
已赞过
已踩过<
评论
收起
你对这个回答的评价是？
推荐律师服务：
若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询
