Question

Verilog HDL设计数字秒表源程序报错（Error10170）

具体为：
Error (10170): Verilog HDL syntax error at newproject.v(40) near text "?"; expecting an operand

错误为图中所示，求教如何解决？

Answer 1

错误原因就是一楼所述“always 块无法在两个信号的上升沿触发，这样的电路无法实现”，改为为：
always @(posedge clk_100 or negedge rst)
begin
if(!rst) //注意这里
下面不变。。。。

Answer 2

always 块无法在两个信号的上升沿触发，这样的电路无法实现