求大神:verilog中,边沿触发和电平触发各有什么优缺点,各适应什么应用领域? 20

特别是很多时候两个方式都可以写出符合逻辑的代码,各有什么细节特点... 特别是很多时候两个方式都可以写出符合逻辑的代码,各有什么细节特点 展开
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推荐于2017-08-24
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一个用于时序电路,一个用于组合逻辑电路,电平触发可能会综合出锁存器
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