Question

Verilog 中定义信号为什么要区分 wire 和 reg 两种类型

Answer 1

这是一个历史遗留问题。在 Verilog 被 Cadence 买下之前（大约上世纪八九十年代的样子），Verilog 只是一个用来做仿真的 HDL，不可综合。在那个年代，仿真器看到 wire 和 reg 会区别处理（实际上至今也是这样）。不知道你有没有发现，reg 类型信号的跳变，是依靠输入和敏感列表的，而且在非阻塞赋值中也存在一种并行的概念（同样条件下 B <= A、C <= B 的时候，A 的值不会直接到 C 去）。而 wire 只需要输入就足够了。这样区分两种类型也是为了更好地模拟真实硬件中时序逻辑和组合逻辑的行为。
仿真器对 wire 类型会在每个 delta time 都进行计算并赋值，而 reg 类型只有在满足敏感列表条件时才会计算。
而如今随着 SV 的推出 Verilog 都已经到 2005 了，但当初的这一习惯继承了下来。虽然 reg 不一定综合出来 register，但这属于综合工具对代码描述的硬件行为的一种解读。always @ (*) 当中这个敏感列表依然存在，仿真器依然会依照敏感列表的指示去干活，不论你的敏感列表是不是*。反过来看 wire，虽然 RTL 代码中这个 wire 信号可能就是综合后网表中某个寄存器的 Q 端，但是在行为级描述中你对这根 wire 重命名也确实是在描述一种硬件行为。