verilog编写计算器,然后下载到FPGA上怎么实现
这个计算器只实现加减乘除,不行的话,只要加也行。然后下载FPGA上实现在加减的时候,不是得用十进制吗?可是verilog是用二进制实现的,怎么实现转化...
这个计算器只实现加减乘除,不行的话,只要加也行。然后下载FPGA上实现
在加减的时候,不是得用十进制吗?可是verilog是用二进制实现的,怎么实现转化 展开
在加减的时候,不是得用十进制吗?可是verilog是用二进制实现的,怎么实现转化 展开
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怎么写加法的代码就不用说了吧?你应该会的,很简单。代码如下
module add(clk,rst,a,b,sum);
input clk,rst;
input [7:0] a,b;
output [8:0] sum;
always @(posedge clk or posedge rst)
if(rst)
sum <= 9'd0;
else
sum <= a + b;
endmodule
做加法用二进制还是十进制是无所谓的。只是你显示结果的时候,再把二进制和用一个译码器译码成十进制的就可以了~~
module add(clk,rst,a,b,sum);
input clk,rst;
input [7:0] a,b;
output [8:0] sum;
always @(posedge clk or posedge rst)
if(rst)
sum <= 9'd0;
else
sum <= a + b;
endmodule
做加法用二进制还是十进制是无所谓的。只是你显示结果的时候,再把二进制和用一个译码器译码成十进制的就可以了~~
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只跟你说思路:
1、加减就不用说了吧
2、乘除直接用很浪费资源的,如果你的FPGA资源够大,那无所谓;如果资源少呢,那么牺牲点精度,可以采用移位的方法进行。乘法就是左移,除法是右移
3、键盘的设计,可以采用矩阵键盘,也可以采用独立键盘,鉴于FPGA管脚多,如果你管脚足够的话,才用独立键盘就可以了,这样方便很多
1、加减就不用说了吧
2、乘除直接用很浪费资源的,如果你的FPGA资源够大,那无所谓;如果资源少呢,那么牺牲点精度,可以采用移位的方法进行。乘法就是左移,除法是右移
3、键盘的设计,可以采用矩阵键盘,也可以采用独立键盘,鉴于FPGA管脚多,如果你管脚足够的话,才用独立键盘就可以了,这样方便很多
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你在一开始数据定义的时候自己定义好就可以了。
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