FPGA程序受时钟频率影响，频率不同，结果不同
写了一个FPGA程序，当用50M时钟作为驱动时，程序正常运行，当用100M时钟驱动时就不能运行，不是时间不够的问题，因为当用50M时我用1个时钟，当用100M时我用两个时...
写了一个FPGA程序，当用50M时钟作为驱动时，程序正常运行，当用100M时钟驱动时就不能运行，不是时间不够的问题，因为当用50M时我用1个时钟，当用100M时我用两个时钟，也就是两个程序在做相同事情的时候给的时间是相同的，只是驱动频率不同
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是这样的。 FPGA设计中，有一项专门的设计，叫 “约束”， 尽快掌握这个，才能设计好FPGA程序。
可以参考这个 http://zhidao.baidu.com/question/1111636067032585899
可以参考这个 http://zhidao.baidu.com/question/1111636067032585899
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你先把时钟2分频，再将这个时钟信号接入各个模块的时钟。
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试过了，就是50M都行，100M就出问题
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你用示波器看过没？
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