Question

verilog中如何将wire类型的变量A 与reg类型的变量B进行比较？

数值的比较是在一个 always 语句中的 if括号里进行的。只要可以实现就行。
我之前试了：reg C;
assign C=A;
之后再比较B与C。
可是 assign 语句左边不能为reg型变量。
求大神？

Answer 1

先在always语句定义：reg A
之后直接再语句里面比较：A与B的大小

追问

A是output，默认wire类型，直接对应管脚的输出。可以把它改成reg类型吗？会影响时序吗？

追答

恩恩，没关系的，另外，在always语句中将要被赋值的语句都尽量采用reg类型

Answer 2

你把A先存入寄存器两个数据类型就相同了！然后就可以进行比较了

追问

怎么将A存入reg类型的数据中？ assign语句是不行的！

追答

reg C;
always @ (posedge clk)
C <= A;
这样就把A的值存入到寄存器C中了，然后对B和C进行比较就可以了。