Question

FPGA Verilog 时钟分频问题

以下是一个时钟分频的Verilog代码，输入时板子自带50MHz时钟，以160000为分频系数计数分频，请问这个分频的到的时钟频率是多少，具体是怎么算出来的，请大神详细说明，谢谢了啊！
module devider(clk_in, rst_n,clk_out1);
input clk_in; //输入时钟为50MHz

input rst_n;
output clk_out1; //输出时钟1
parameter FREQ_1 = 160000;
//----分频计数器1-----------
reg [31:0]cnt1;
always@(posedge clk_in or negedge rst_n)
if(!rst_n)
cnt1 <= 32'b0;
else if(cnt1 == FREQ_1)
cnt1 <= 32'b0;
else
cnt1 <= cnt1 + 32'b1;
//
reg clk_out_r1;
always@(posedge clk_in or negedge rst_n)
if(!rst_n)
clk_out_r1 <= 1'b0;
else if(cnt1 == FREQ_1)
clk_out_r1 <= ~clk_out_r1;
else
clk_out_r1 <= clk_out_r1;
endmodule

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Answer 1

50000000/160000/2=156.25Hz

因为你这边是取反，高低电平要两个160000才是一个周期，所以要除以2
else if(cnt1 == FREQ_1)
clk_out_r1 <= ~clk_out_r1;

Answer 2

50MHz时钟频率，除以160000为分频系数计数分频得出！

追问

额。。。那分出来是多少啊？

追答

312.5赫兹