Question

vhdl七段数码管学号显示程序 怎么把他用多个模块链接完成（有程序 求分解成模块）

程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity ly_nf is port(en: in std_logic; clk:in std_logic; sel: out std_logic_vector(2 downto 0); y: out std_logic_vector(6 downto 0)); end ly_nf; architecture bj of ly_nf is signal sel1: std_logic_vector(2 downto 0); begin process(en) begin if en='0' then y<="0000000"; else case sel1 is when "000" => y <="1101101"; when "001" => y <="1111110"; when "010" => y <="0110000"; when "011" => y <="1111110"; when "100" => y <="0110011"; when "101" => y <="1111110"; when "110" => y <="1110000"; when "111" => y <="1111110"; end case; end if; end process; process(clk) begin if(clk='1' and clk'event) then sel1<=sel1+1; end if; end process; sel<=sel1; end bj; 这样显示的结果是07040112 我想把他在 QUARTUS2 中用两个或两个以上的模块来完成 怎么分呢 求解

Answer 1

可分解成计数模块和显示模块（两个底层模块）；最后一起构成一个顶层模块 看你上面程序，第一个进程只对EN信号敏感，所以输出Y不能及时反应SEL1的变化 而如果这是顶层模块的话，输出SEL似乎对显示无作用，