Question

我用Verilog语言编写了一个FPGA的程序，程序里有主程序和子程序，连接主程序与子程序之间的输

我用Verilog语言编写了一个FPGA的程序，程序里有主程序和子程序，连接主程序与子程序之间的输入输出用定义引脚吗？ 我想问在设置几号引角时，连接这些主程序与子程序的输入输出用设置吗？即使我最终想要输出的不是这些连接模块的输入输出，如主程序有输入a输出b,c 子程序输入a,输出b, 调用子程序后，c跟根据b的状态输出，b用设置FPGA几号引角吗？

Answer 1

main(){//定义switch(uMainCnt){case0:SubPrg1();//子程序1uMainCnt++;break;case1:SubPrg2();//子程序2uMainCnt++;break;default:uMainCnt=0;}}

追问

不是c语言，是VERILOG语言，硬件语言