Question

用JK触发器和门电路设计一个同步六进制加法计数器，写出设计过程并画逻辑图

Answer 1

6进制同步置零计数器 Verilog代码

module counter（clk,reset,count）;

input clk,reset;

else

count<=count+1;

end

endmodule

预置输入先置0，取Q(N)的输出做置数信号，在(N+1)的时钟前沿Q输出同步归零，这是完全同步计数，是同步计数器的正确用法。比较两种方法可知，设计N进制计数器时，清零法的反馈信号是（N+1），控制端是置零CR' ；置数法的反馈信号是 N ，控制端是置数LD' 。

扩展资料：

对边沿JK 触发器归纳为以下几点：

1、边沿JK 触发器具有置位、复位、保持（记忆）和计数功能； 

2、边沿JK 触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生； 

3、由于接收输入信号的工作在CP下降沿前完成，在下降沿触发翻转，在下降沿后触发器被封锁，所以不存在一次变化的现象,抗干扰性能好，工作速度快。

参考资料来源：百度百科-JK触发器

Answer 2

6进制同步加法计数器需要3个jk触发器，由000,001,010,011,100,101後重置，

Answer 3

最佳6进制同步加法计数器需要3个jk触发器，由000,001,010,011,100,101后重置，

Answer 4