Question

ISE写Verilog程序出现错误

always @ (posedge I_clk or negedge I_rst_n)
begin
if(!I_rst_n)
begin
R_add <= 19'b0;
end
else
begin
R_add <= (I_noise+R_noise)+(R1_noise+R2_noise)+(R3_noise+R4_noise)+(R5_noise+R6_noise);
end
end
问题描述：Syntax error near "@"
总提示@附近有错误，可我看了end不少，；也全有啊！求大神帮忙

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Answer 1

module adb(
input I_clk,
input I_rst_n
);

reg R_add;

always @ (posedge I_clk or negedge I_rst_n)
begin
if(!I_rst_n)
begin
R_add <= 0;
end
else
begin
R_add <= 1;
end
end
endmodule
这样写是没有问题的，估计你的程序的问题在并不在这里，可能在上面几行，你可以把完整module和错误信息给出来。

追问

`timescale 1ns / 1ps
module cfar(

I_rst_n '
o_result '
);
……

endmodule
这是是其中部分程序，其他的都差不多。问题：Syntax error near '`' Syntax error near'@' 求解答啊大神。

追答

你直接把整个代码的截图和错误信息的截图贴出来。你这个module 的端口里面的变量除了最后一个以外后面要用逗号