Question

谁用过这块FPGA的最小系统板子（EP2C5T144C8N）告诉我它的时钟信号是在哪个引脚输出的吧

正在学FPGA的小白一枚，死活找不到它的时钟输出引脚啊，我快疯了啊

Answer 1

EP2C5T144C8N的其中一个时钟信号输入引脚是PIN17，你可以直接使用这个时钟信号，也可以将其经过PLL倍频或者分频。FPGA是没有什么固定的时钟输出引脚的，你可以将你的内部时钟信号引到任意一个I/O引脚作为输出。

追问

额~~~好吧，我在问的直接点，就是我想用时钟信号改怎么做，是直接把代码里的clk直接定义到PIN17上还是另外接处一根线来，如果是接出一根线来，该怎么接。本人脑子反应略慢，请谅解，另外不论如何，很感谢你的回答

追答

PIN17应当是一个输入信号，一般来说是板子上的一个晶体振荡器的输出端接到了FPGA的pin17，这个输入信号就是你的系统主频信号。如果你认为该信号的时钟频率不够高，则需要在FPGA内部进行倍频（可以直接使用FPGA内部的PLL）；如果你认为该信号的时钟频率过高，则需要在FGPA内部进行分频（也可以直接使用FPGA内部的PLL）。无论是倍频还是分频，总有一个时钟信号可以输出（比如叫your_clk），将该信号配置到某个I/O引脚上，就可以从该引脚输出你的时钟信号了。最简单的，既不倍频也不分频：假设PIN17的时钟输入信号叫clk_in，你再声明一个时钟输出信号叫clk_out，找个I/O引脚配置到clk_out，在描述中写个clk_out <= clk_in;就行了。

追问

我是想把板子上50MHz的时钟频率降到10Hz，下面是我的代码，但是用Quartus仿真出来之后最为输出时钟的len_en始终输出0，下载到板子上之后也是（clk配置为PIN17，len_en配置为113，rst配置为114）

追答

试试下面这个：
module div(clk, reset_n, q);
parameter n = 50000000;
input clk;
input reset_n;
output q;
reg q;
reg [25:0] count;

always @(posedge clk or negedge reset_n)
if (reset_n == 1'b0)
count = n/2)
q <= 1'b0;
else
q <= 1'b1;
if (count <= 0)
count <= n - 1;
end

endmodule