Question

如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟

Answer 1

楼主教你一个简单的方法，利用quartus自带的pll核可以实现，看下图红框处，设置比例为3/50，由于输入时钟是50MHz，所以50MHz乘以3/50系数后输出的频率就是3MHz（如图红圈处）。ISE应该也有类似的pll核，你在工程里直接调用下。