Question

Verilog语法问题

assign a=b==c；
这句话的意思是当b等于c的时候，将b（或）c的值赋给a吗？

Answer 1

这句话的意思是，如果b==c成立，a = 1；如果b==c不成立，a = 0。

modelsim的仿真结果：

图1 ： b = 1, c = 0

图2： b = 1, c = 1

追问

谢谢。我查到了，标准写法是这样的：assign a=（b==c）?1'b1:1'b0;

Answer 2

我猜b==c是个判断语句吧？得到的值是 等于时1 不等于时0 所以只有1 或者 0 会被赋给a吧，你跑跑看看，我是猜的