Question

检测两个信号的上升沿控制同一信号的输出，用verilog编程，刚学verilog hdl，跪求代码，求各位大神帮忙！

两个周期性的外部输入信号，当检测到一个信号的上升沿时输出高电平，直到检测到另一个信号的上升沿，输出变为低电平，用verilog怎么编程，跪求代码，求各位大神帮忙！

Answer 1

代码估计是没有人给你的。我可以给你个思路 FPGA控制AD采样就会得到电压值。好好看看时序图，没有什么难的。刚开始学都是这样的看看芯片工作时序然后试着去写写，祝你好运。