VHDL语言中模块之间相互调用怎么写？
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首先声明要调用的模块，然后再例化这个模块比如：component MUX --声明
port(
A:in std_logic;
B:in std_logic;
Y:out std_logic);
end component;然后再例化这个元件u1:MUX port map(A1,B1,Y1);--.这里就相当于调用模块MUXu2:MUX port map(A2,B2,Y2).--再次调用MUX
port(
A:in std_logic;
B:in std_logic;
Y:out std_logic);
end component;然后再例化这个元件u1:MUX port map(A1,B1,Y1);--.这里就相当于调用模块MUXu2:MUX port map(A2,B2,Y2).--再次调用MUX
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