Question

使用 Verilog 语言描述一位 D 触发器，

要求具有异步清零功能，同步置数功能。输入信号为时钟信号 CLK, 异步清零信号 CLR, 同步置数信号 LOAD，和数据输入端 D, 输出信号为 Q。

Answer 1

always@(posedge clk or posedge clr)
begin
if(clr)
q <= 'h0 ;
else if(load)
q <= d ;
else
q <= q ;
end