Question

求教verilog中的问题

Answer 1

这种写法完全就是业余写法么，你们verilog是怎么教的，或者说你有VHDL的经验，从VHDL转过来还是要改变一下风格的。
底下是你原来的写法。
module baidu(input xt,
input zq,
output reg[3:0] out);
always@(posedge zq or posedge xt) begin
if(zq) out<=0;
case(xt)
1'b1:out<=out+1'b1;
default;
endcase
end
endmodule
Warning (10240): Verilog HDL Always Construct warning at baidu.v(6): inferring latch(es) for variable "out", which holds its previous value in one or more paths through the always construct
Latch只是一个问题。你所报的warning是因为你把zq和xt在begin end里面都用上了。这完全是没有必要的，有些综合器认为时钟信号是不能用来测试的。什么叫做测试？就是if(zq)和case(xt)这种判定。

首先你要认定你要写的是时序逻辑，然后选定好时钟--比如xt，那么zq其实是一个复位信号。
xt都已经上升沿了，那么case(xt)是没有效果的，总是1。
改成这样不就好了:
module baidu(input xt,
input zq,
output reg[3:0] out);
always@(posedge zq or posedge xt) begin
if(zq) out<=0;
else out<=out+1'b1;
end
endmodule