在QUARTUS II中如何用VERILOG 语言生成元件
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准备好hdl源文件，编译综合都能通过，在project
navigator
中的file
目录下找到源文件，右键点击源文件，选中
create
symbol
files
for
current
file；完成后就生成了原理图，不过符号只能在符号文件中打开使用。
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中的file
目录下找到源文件，右键点击源文件，选中
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files
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current
file；完成后就生成了原理图，不过符号只能在符号文件中打开使用。
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威孚半导体技术
2024-08-19 广告
威孚（苏州）半导体技术有限公司是一家专注生产、研发、销售晶圆传输设备整机模块（EFEM/SORTER）及核心零部件的高科技半导体公司。公司核心团队均拥有多年半导体行业从业经验，其中技术团队成员博士、硕士学历占比80%以上，依托丰富的软件底层...
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file->creat update->creat symbol file for current file
然后会在project这个目录下产生你要的元件
然后会在project这个目录下产生你要的元件
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我没用过 verilog,但我用VHdl应该是在file里 creat update ,creat symbol file for current file吧！
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编译之后 tools里头 netlist view第一个就能看到你的电路
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