Question

Verilog 计数器问题

我用verilog写了一个计数器代码如下:
module counter(RST,CLK,D,Q);
input wire RST,CLK,D;
output [7:0]Q;
reg [7:0]Q;
always @(posedge CLK or negedge RST) begin
if(!RST) Q<=0;
else if(D) Q<=Q+1;
end
endmodule

D是一个使能位。我用FPGA模拟出来后，把D连着一个开关。可是当我把开关从off调整到on时（从GND到VCC），计数器没有计数。只有一开始把开关调到on（VCC），才能计数，这是为什么？我换了好几块板了都不行。大神帮我看看是哪里写错了

Answer 1

因为你的D不是边沿触发的，你是直接接到开关上的。

再写一段逻辑保证你的D是边沿触发的就是了。

module counter(RST,CLK,D,Q);
input wire RST,CLK,D;
output [7:0]Q;
reg [7:0]Q;
reg en;
always @(negedge D or negedge RST) begin
if(!RST) en <= 1'b0;
else en <= 1'b1;
end

always @(posedge CLK or negedge RST) begin
if(!RST) Q<=0;
else if(en) Q<=Q+1;
end
endmodule