芯片输入端引脚悬空时该引脚输入是高电平还是低电平？
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上拉电阻，就是把电位拉高，比如拉到VCC
下拉电阻，就是把电压拉低，拉到GND
刚上电的时候，端口电压不稳定，为了让他稳定为高或低，就会用到上拉或下拉电阻。
有些芯片内部集成了上拉电阻，所以外部就不用上拉电阻了。但是有一些开漏的，外部必须加上拉电阻。
引脚悬空时候的高低电平，需要根据生产厂家的决定和芯片的特性而定。
下拉电阻，就是把电压拉低，拉到GND
刚上电的时候，端口电压不稳定，为了让他稳定为高或低，就会用到上拉或下拉电阻。
有些芯片内部集成了上拉电阻，所以外部就不用上拉电阻了。但是有一些开漏的，外部必须加上拉电阻。
引脚悬空时候的高低电平，需要根据生产厂家的决定和芯片的特性而定。
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这得看数电芯片是基于TTL工艺还是CMOS工艺制作的，对于ttl工艺的74LS系列的芯片，输入引脚悬空相当于输入高电平，但对于CMOS工艺的CD4000系列芯片，悬空输入引脚，输入状态是不确定的
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没有确切的方式，有的情况下必须高有的必须低，不具体到芯片型号的话很难说。
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看芯片内部结构电路。好像是如果引脚连的是门，相当于接高。CMOS好像是低
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根据芯片和电路要求而定
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