Question

maxplus2编译Verilog出错了，求教大神帮忙。

Erro: Line 1:File c:\max2work\yiweiqi.v:Verilog HDL syntax erro:Library<-
程序开端
Library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
谁解释一下下啊？？？

Answer 1

这是VHDL的开端头文件，声明库用的，但是Verilog没有