怎样在quartus平台上进行verilog程序仿真???

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冰墩墩No1
2010-06-06 · TA获得超过522个赞
知道小有建树答主
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一般在quartus平台中用波形仿真。不过一般都用专业的第三方仿真工具modelsim。

仿真分功能仿真和时序仿真,
一 两种仿真都需要在编译源*.v程序后,新建一个与源程序同名的*.vwf文件,
二 在*.vwf文件中,由Insert Node or bus 进入,导入全部I/O.
三 在主菜单里的Tools-----Simulator Tool 进入,弹出对话框, 有Simulation Mode 和Simulation Input 两个在上面的对话框,
①选择仿真为 Functional ,则右边的Generate Functional Simulation Netlist 字体变黑,先点击,生成Netlist,再点 START进行仿真
②选择时序仿真Timing ,则右边按钮为灰色,无法点击,可直接进行时序仿真,而不用先生成Netlist.

不懂的话可以看下这个文档http://wenku.baidu.com/view/f6084d0e52ea551810a68713.html
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