Question

verilog hdl语言编程的问题

我编写的数码管静态显示程序从0到f，再加上显示h和p，程序如下
module decl7s(d,seg); //模块名decl7s
input[4:0] d; //输入4位二进制码
output[7:0] seg; //七段译码输出
reg[7:0] seg_r; //定义数码管输出寄存器

assign seg = seg_r; //输出数码管译码结果

always @(d)
begin
case(d) //七段译码
5'h0:seg_r = 8'hc0; //显示0
5'h1:seg_r = 8'hf9; //显示1
5'h2:seg_r = 8'ha4; //显示2
5'h3:seg_r = 8'hb0; //显示3
5'h4:seg_r = 8'h99; //显示4
5'h5:seg_r = 8'h92; //显示5
5'h6:seg_r = 8'h82; //显示6
5'h7:seg_r = 8'hf8; //显示7
5'h8:seg_r = 8'h80; //显示8
5'h9:seg_r = 8'h90; //显示9
5'ha:seg_r = 8'h88; //显示a
5'hb:seg_r = 8'h83; //显示b
5'hc:seg_r = 8'hc6; //显示c
5'hd:seg_r = 8'ha1; //显示d
5'he:seg_r = 8'h86; //显示e
5'hf:seg_r = 8'h8e; //显示f
5'h1:seg_r = 8'h89; //显示h
5'h2:seg_r = 8'h8c; //显示p
default: seg_r = 8'hff; //no显示
endcase
end
endmodule

但是结果并不显示h和p，请问为什么?

Answer 1

5'h1:seg_r = 8'h89; //显示h
5'h2:seg_r = 8'h8c; //显示p

这两句的情况和

5'h1:seg_r = 8'hf9; //显示1
5'h2:seg_r = 8'ha4; //显示2

这两句重叠了~

一样的情况，显示2种结果，当然不能显示了。

5'h11:seg_r = 8'h89; //显示h
5'h12:seg_r = 8'h8c; //显示p

改成这样就好了

Answer 2

case 不是顺序执行的