Question

CPLD EPM7128 D触发器输出异常

library ieee;
use ieee.std_logic_1164.all;

entity aa is
port(a :in std_logic;
b:out std_logic;
c:out std_logic);
begin
end aa;

architecture xx of aa is
signal d : std_logic;
begin
b<=d;
process(a)

begin
c<=not a;

if a ' event and a = '1' then
d<=not d;
end if;
end process;

end xx;

上面一个简单的程序，我仿真时，c和b和输出都OK
但实际烧到板子上，c的反应是正常的，b的反应时有时无

if a ' event and a = '1' then
d<=not d;
end if;
这部分里的程序，不是每个时钟都执行，不知道是什么原因

我用的芯片是EPM7128STC100-10
在总体编译时有下面一个警告
Warning: Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
谢谢回复！
这个我知道是哪里问题了！是CLK输入信号高电平不稳定导致“ if a ' event and a = '1' then”这个判断出问题了！

Answer 1

原因:用analyze_latches_as_synchronous_elements setting可以让 Quaruts II来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会.时序分析可能将锁存器分析成回路.但并不一定分析正确.其 后果可能会导致显示提醒用户:改变设计来消除锁 存器