Question

Verilog 里面 Q <= 4'b0 是什么意思

原语句 if(!CLR_L) Q<=4'b0;
我觉得应该是 Q=4'b0
在判断之后应该赋值啊？为什么还要判断？

Answer 1

<=在不同的地方有不同的意思,这里是非阻塞赋值,一般用在时序逻辑里,意思是在同一进程或块语句里所有的非阻塞赋值语句同时进行的,=是阻塞赋值语句,要等这句执行完才能进行下一句的操作. <=在进行逻辑运算的时候也作为逻辑运算符

Answer 2

那也是赋值语句，“<=”是非阻塞（non_blocking）赋值符号，非阻塞赋值在整个过程快结束时才完成赋值操作，即Q得值并不是立刻就改变。

Answer 3

如果有CLK就是用<=，