Question

cadence下的NC-verilog的使用问题

使用cadence的NC-verilog工具，第一步编译就出现错误，如下：
ncvlog: 05.50-p004: (c) Copyright 1995-2005 Cadence Design Systems, Inc.
include $CDS_INST_DIR/tools/inca/files/hdl.var
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ncvlog: *W,DLHPTH (./hdl.var,2): hdl.var invalid path '/home/cadencesoft/IC5141/tools/inca/files/hdl.var' (hdl.var command ignored).
txd<=data[0];;
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ncvlog: *E,NOTSTT (/home/kexin74/nc_work/uart/my_uart_tx.v,198|36): expecting a statement [9(IEEE)].(这行是红色）
end
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ncvlog: *E,EXPENM (/home/kexin74/nc_work/uart/my_uart_tx.v,199|25): expecting the keyword 'endmodule' [12.1(IEEE)].(这行是红色）
ncvlog: Memory Usage - 6.2M program + 3.8M data = 9.9M total
ncvlog: CPU Usage - 0.0s system + 0.0s user = 0.0s total (0.0s, 100.0% cpu)
这个设计中只有两个verilog代码文件，一个是设计，一个是test-bench,我在modlesim中仿真过来，是正确的
但是在这不知道怎么回事，是软件问题吗？
求解决！！！！！！
非常感谢！

Answer 1

你这里面有两个错误，都是很简单的错误。
Candence的NCSIM工具报的还是很精确的，因为它把你错误的位置都报告出来了。

第一个错误：

txd<=data[0];;
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ncvlog: *E,NOTSTT (/home/kexin74/nc_work/uart/my_uart_tx.v,198|36): expecting a statement [9(IEEE)].(这行是红色）
错误解答：txd<=data[0];;多了个分号，造成报出expecting a statement [9(IEEE)]的错误。

第二个错误：
end
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ncvlog: *E,EXPENM (/home/kexin74/nc_work/uart/my_uart_tx.v,199|25): expecting the keyword 'endmodule' [12.1(IEEE)].(这行是红色）
错误解答：
这个错误在end后面，应该有个模块结束的关键词：endmodule，这个关键词在最后，所以就报出了expecting the keyword 'endmodule' [12.1(IEEE)].的错误

Answer 2

估计是你的 if else 里面的 begin end 数量不对，而且，txd<=data[0];; 怎么有两个分号？改过来试试看吧。