Question

Verilog HDL 是什么呢？

Answer 1

1.Verilog HDL是一种硬件描述语言，通俗来讲，这种语言是为了描述一个电路甚至一 个电路系统而诞生。为什么要诞生这么一种语言，能干嘛呢？众所周知，每一种工具语言的诞生都是为了便于更加方便的实现或者解决现实世界中存在的不便的事情，Verilog HDL的诞生也一样；在传统中，所有的电路都是人工的布局布线，这个地方放个电阻，那个地方放个电容等，往往需要耗费大量的时间成本以及时间周期，每次做一个电路都是这样的大量、繁琐的劳动，如果电路一次性不成功，那么对于一个稍微复杂一点的电路，要想找到问题的所在，复杂性可想而知；而Verilog HDL的诞生就是为了解决这个问题的，之所以叫硬件描述语言，是因为当编写好功能后，产生的是一个实实在在的电路，具有实际功能的一个电路；
2.硬件描述语言有Verilog HDL 和VHDL 两种，VHDl欧美等地使用较多，Verilog HDL有着更好的语言特点，是主流的硬件描述语言；
3.Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、结构描述等；
（1）在实际开发中一般是利用RTL（寄存器传输级）描述，该描述属于行为描述方式，是符合人的设计思想的描述，大多只需要清楚出入输出之间的关系，利用Verilog HDL 语言就可以实现相应的功能；
（2）结构描述一般是最符合底层电路的一种描述，它主要是用与或门把你想要的实现的功能自己搭建出来，一般不采用这种描述方法，因为复杂的电路，人脑是想不到具体由哪些门组成的；
（3）数据流描述在实际中也比较常用，可以和RTL级描述混合使用。常使用：assign赋值语句