Question

vhdl变量赋值与信号赋值问题

进程中a,b为变量，c为信号，初值分别为1 0 1 则c<=a; a:=b; b:=c;以后a b c的值为

Answer 1

赋值后为0，1，0，变量赋值立即赋，信号有一定延时，可以看成先a:=b; b:=c;

然后再c<=a;
这些问题可以自己仿真看一看，慢慢自己就懂了！