Question

VHDL一位数码管显示程序

利用VHDL设计一个定时器，按键设置定时时间（9秒），1位数码管显示；启动定时后开始倒计时到0时，驱动扬声器发出短暂提示音。实现该电路，进行仿真分析与下载验证实验。

Answer 1

首先编写分频计程序（50M或27M分频到1HZ）

编写减法器，预置数为9。减法器减到0时，设一个输出为，例如为OUTY，减到0时候，OUTY为高电平（设置让其持续几秒）。

当前计数器数字输出通过数码管译码程序，使其在数码管显示。
数码管显示程序，书上网上很多。但要注意FPGA板子是共阴极还是共阳极解法。

OUTY引脚锁定的时候应该锁定到音频解码输出引脚，让其发音。alter的DE2板是AUD_DACDAT（PIN_C6）

Answer 2

这个好做的，你首先要搞个分频到一面的模块，还有就是数码管译码的模块，最后就是报警。
还有一个是复位开关，重新开始倒计时

Answer 3

学习中，等待高手。