Verilog 什么时候需要使用initial语句?
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初始化的时候= =（这不废话么）
一般是用在程序模块最开始初始化数据用，对寄存器、输出等变量进行清零等工作。特别是在testbench中应用非常普遍，也是做初始化用的
一般是用在程序模块最开始初始化数据用，对寄存器、输出等变量进行清零等工作。特别是在testbench中应用非常普遍，也是做初始化用的
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深圳市大雅新科技有限公司
2020-02-12 广告
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modelsim仿真编写testbench可以用它做初始化操作。
此语句不能综合。因此用Quartus仿真要出错。
用modelsim能得出需要仿真波形文件。
此语句不能综合。因此用Quartus仿真要出错。
用modelsim能得出需要仿真波形文件。
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测试模块的功能时，给模块提供激励信号。initial语句是不可综合的，只是一种仿真模拟。
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测试模块比较常用，用来给出初始信号值，实现实际功能是不用，因为它是不可综合的
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