Question

如何用两个或一个always 实现十进制计数模块

Answer 1

一、
实验目的
1. 掌握基于语言的ISE设计全流程；
2. 熟悉、应用VerilogHDL描述数字电路；
3. 掌握基于Verilog的组合和时序逻辑电路的设计方法； 4.
掌握chipscope片内逻辑分析仪的使用与调试方法。
二、 实验原理
1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。

图2-1 系统原理图 2、模块端口信号说明
输入信号： Clk_50m ---系统采样时钟
clk -------待计数的时钟
clr ---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数 ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作 输出信号：
q[6：0]---------驱动数码管，显示计数值的个位 cout -----------1bit数据，显示计数值向十位的进位
COM-----------共阳级数码管,公共端（接地，参考开发板原理图）
3、以自顶向下的设计思路进行模块划分：
整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用。